U2086 i TC2068

[aqqman]

No nie mam /CAS tylko ciągłą linię /OE w stanie aktywnym gdzie w międzyczasie zmienia się część adresu (w czasie nie istniejącego /CAS)
Kość RAM jest aktywna cały czas (/CE =0, /OE=0) kiedy jest /RAS i /TS (lub /RDN), zmiana adresu wywołuje zmianę danych

[KWF]

Chodziło mi o substytut /CAS.

[aqqman]

No właśnie nie ma substytutu, tylko aktywna ekspozycja danych przez całe /RAS = 0, SCLD sobie zmienia czytane dane kiedy zmienia zawartość szyny adresowej 

[KWF]

Sprobuj opóźnić to co wychodzi z ANDa 3 wolnymi bramkami i zobaczy co stanie się.

Na tę chwilę raczej masz aktywny SRAM, zanim 574 zatrzaśnie adresy.

[aqqman]

Chyba rozumiem, ok tak zrobię.

[aqqman]

Bez zmian, z 2 czy 3 dodatkowymi AND, nie widać różnicy. Czy SCLD może czytać i wyświetlać sobie dane z szyny poza aktywnym /CAS ? Nie podejrzewam....

Dobra, próba nr2 odcinam /RAS od /CE, bo to może za szybko deaktywować pamięć...
wynik: - Test pamięci - FAIL czyta zamiast 0 wartość FF, śnieżenie trochę mocniejsze.

[aqqman]

Pytanie:
574 zatrzaskuje 8 adresów MA0 - MA7
do wolnych linii adresowych SRAM podpięte są MA1 - MA6
Czy tu tkwi błąd?

[KWF]

Adresy masz raczej podpięte poprawnie, ale dla świętego spokoju sprawdź jak jest multipleksowane MA4 na zewnętrznym 'LS157 (piny 5 i 6), wg. schematu TC2068 to A7R i A7R (z SCLD). W TC2048 one są podpięte do A4 i A11 i tak samo multipleksuje je SCLD.

Co prawda bez analizatora/oscyloskopu, to takie błądzenie po omacku, ale przyszło mi na myśl jeszcze jedna możliwość, a w sumie pierwsza o której pisałem. Opóźnienie /RAS podanego na /CS. Obecnie /OE jest aktywne wcześniej, a /CS wyzwalane zanim adresy zostaną zatrzaśnięte.

[aqqman]

Po opóźnieniu /RAS na /CS trzema bramkami - bez zmian.

[aqqman]

Spróbuję jeszcze wstawić sygnał idący na /OE w bramkę OR razem z /RAS i dopiero do /OE, bo pomału pomysły mi się kończą.

[aqqman]

Myślę że problem leży w miejscu zaznaczonym niebieską linią. To jest moment zatrzaśnięcia danej w SCLD. /RAS deaktywuje pamięć przełączając sygnał /CE w stan "1", narastające /CAS normalnie zatrzaskuje daną w SCLD. Pamięć cache jest tak szybka że może już w tym momencie mieć nieaktywne bufory wyjściowe - stąd śmieci. Problem nie wystąpi przy odczycie danych przez CPU bo on robi to wolniej i ma więcej czasu (dłuższe i pojedyncze /CAS) a pozatym /RD i /RDN idzie w stan wysoki minimalnie przed /RAS. Dlatego testy pamięci przez DiagROM dają OK.
Potrzebne byłoby minimalne wydłużenie /CE (/RAS) w przypadku czytania przez SCLD ale bez opóźnienia jego załączenia. Włączyć przez opadające /RAS a wyłączyć opadającym /TS byłoby rozwiązaniem... albo dać pamięć statyczną o czasie dostępu około 120ns (a nie 12ns)

[aqqman]

Mój pierwszy, najlepszy, styrany życiem TC2068 ruszył!!!!!!! 
Pęknięta ścieżka pod CPU na linii adresowej zlokalizowana i naprawiona, DiagROM przetestował co się dało.
Nie sądziłem że się aż tak ucieszę.

U2086 SCLD do wymiany... brak /CAS z SCLD jest bardziej problematyczne niż podejrzewałem... uczciłem go minutą ciszy.

[KWF]

Gratulacje naprawy TC2068.

[aqqman]

Dziękuję.
Jeśli mój zimowy czas pozwoli będę kontynuował eksperymenty na szerszą skalę w odniesieniu do U2068. Nie mam do niego obudowy, klawiatura to efekt czyichś nieudanych eksperymentów regeneracji, a płyta w stanie nie najgorszym. Nikt mi nie powiedział że "nie da się" a TTLi mi nie brakuje...  hobby to rodzaj sztuki.

[aqqman]

Czy ma ktoś pojęcie jak powinien wyglądać prawidłowy przebieg na nodze /INT Z80? Wiem że 50Hz tyle tylko że denerwuje mnie zbyt szybkie reagowanie na wciśnięcie klawisza. Dałem tam 50Hz o wypełnieniu około 50% i się zastanawiam czy nie powinno być mniej %... albo więcej, bo przerwanie przerywa procedure obsługi przerwania przerwaną obsługą przerwania...itd chociaż nie pamiętam czy to w Z80 ten problem występował...