Komputery z Z80 > TIMEX

Timex 128K

<< < (2/2)

jack_świdnik:
czyli masz wsad gal-a do przeróbki na 128k czy go nie masz?

Maryjan:
Przerysowałem ten schemat w KiCad-zie.
Ale pewne etykiety i wyprowadzenia sygnałów są dla mnie nieczytelne.

KWF:
Na moje oko tak to wygląda.

Maryjan:
Dzięki :)
Bo ja tam nic odczytać nie mogłem.
Co młode oczy, to młode oczy :)

KWF:
Poddaje się ze przeróbką wewnętrzną Timexa na 128K. Niby wszystko rozumiem, całą jego istotę działania, dwustopniową multipleksację adresów, sposób podpięcia pod płytę Timexa, oraz co i gdzie trzeba odciąć. Adresy są przełączane jak powinny, a całe 128K przechodzi testy pamięci tj. 8 banków po 8K od 0xC000, przełączanie tych banków, drugi obraz. ALE SLCD nie trafia poprawnie pod adresy z odczytem pamięci obrazu (danych i atrybutów) i na ekranie mam śmietnik. Zrobiłem trzy podejścia, dwa z CPLD (XC9572XL i EPM7128S) oraz jedno na piechotę na układach dyskretnych. Wszystkie działają tak samo, to znaczy tak samo nie działają.

Ale od początku, mam płytę TC2048 wydanie 5, na której uszkodzony jest obwód generowania kolorów przez MC1377, płyta jest w stanie średnim, siedzi w niej zamiennik SCLD na Alterze, więc idealna do grzebania. Wymieniłem górny RAM na dwa układy 4464, dodałem bramkę diodowo-rezystorową do lini /CAS1 i /CAS2. Komputer ruszył jak powinien, bo to żadna ingerencja w jego zasadę działania.

Następnie w po U10 i U11 podpiąłem się z zewnętrzną logiką. Zmieniłem multipleksację MA0 i MA7, aby uwzględniała nowe linie adresowe (w tym przypadku M14 i M15 z zewnętrznego modułu), odciąłem SCLD od lini A15, MA0' i MA7'. Do SCLD podłączyłem linię ULAA15 uwzględniającą przełączanie banków pamięci obrazu. Do dolnego RAMu podłączyłem MA0' i MA7' z zewnętrznej logiki, a ROM0 do nogi A14 EPROMa 27C256. Do modułu logiki 128K podłączyłem /TS i /RAS (dolnego RAMu) oraz wszystkie inne sygnały (A1, A14, A15, D0-D5, /IORQ, /M1 i /WR). Komputer startuje z takim samym śmietnikiem na ekranie niezależnie od tego czy w dolnym RAMie są układy 4416-150ns, czy 4464-100ns.

To samo zrobiłem w płycie TC2068 z oryginalnym SCLD i efekty są identyczne. W implementacji CPLD przerobiłem chyba wszystkie kombinacje przełączania linii adresowych do generowania MA0' i MA7' oraz co tylko wpadło mi do głowy. Multipeksacja w CPLD zajmuje 15ns, a na TTLach prawie 35ns, ale nie ma znaczenia. No i mi skończyły się pomysły, co jest nie tak.

Dla zainteresowanych mój schemat w załączniku.

Nawigacja

[0] Indeks wiadomości

[*] Poprzednia strona