forum speccy.pl
Komputery z Z80 => TIMEX => Wątek zaczęty przez: Jacques w 2022.02.01, 10:58:58
-
Fakt :D
Wniosek z tego taki, że wszystkie nóżki powinny być podłączone, więc tak to też u siebie zostawię, ktoś nieźle nawyrabiał z moim Timexem, ale na to założę osobny wątek niebawem - najważniejsze, że już naprawiony (na zdjęciu obraz z composite na monitorze LCD-TV ;)
-
Przeglądałem śmieci, więc zostawiam dla potomności. Jest szansa, że 128K z tego schematu działa, bo kiedyś jedną sztukę udało mi się zrobić.
Przeróbka jest kompletna, z dwoma ekranami etc. Nawet z tego, co widzę próbowałem rozwiązać problem bright dla czarnego koloru.
-
o jakiś nowy ciekawy schemat, ja mam wątpliwości czy to 128k do tc2048 bo tu są same układy LS
a gdzie kości ram? może to jest do 2068 rozbudowa portu joya?
-
Kości RAM są w Timexie, wszystkie kości (2x dolny i 2x górny) musza być typu 4464/41464. Do tego wymaga to cięcia na płycie Timexa i to nie w jednym miejscu.
Schemat nie jest taki nowy, to wariacja wcześniejszego schematu AMSTa, 128K do ZX Spectrum, ale pod specyfikę Timexa. W Timexie nie ma potrzeby wykrywania kiedy wyjścia ULA/SCLD są w stanie hi-Z, bo do tego jest sygnał /TS wprost z SCLD.
-
Dzięki KWF :-) Tak to jakoś działało. Jeszcze ROM oczywiście trzeba było zastąpić. Kupiłem 2068 pod tym kątem, żeby przetestować koncepcję, przerobiłem i sprzedałem. Schemat powstał tylko pod ten jeden egzemplarz. Wiem, że dzisiaj to nie do pojęcia :-) Nie pamiętam tylko, czy na płytce uniwersalnej, czy zaprojektowałem też druk, a może namalowałem tuszem i wytrawiłem.
Jeśli chodzi o ten sygnał z timexowej ULA, to super rzecz. Ja się z tym tematem strasznie męczyłem w zwykłym gumiaku, zanim zaczęło działać, choć to nie było rozwiązanie idealne. Pisali mi po latach, że to się dało zrobić inaczej, kombinując z sygnałami z CPU, ale nawet nie wiem, czy to prawda, bo mi się nie udało.
Opowiem anegdotkę. Zanim chłopaki ze Stavi otworzyli ten lokal w bloku naprzeciw giełdy, gadaliśmy ze Staszkiem na sali na Grzybowskiej. Był tam człowiek, Wojtek, który podobno pracował nad przeróbką 128K, coś chyba nawet miał ze sobą, więc go pytam o rozwiązania techniczne. Zapadła niezręczna cisza, którą w końcu przerwał Staszek, "możesz mu powiedzieć, on to już zrobił i jemu działa". W końcu zaprojektowali te płytki, bardziej pro, bo mieli programator PAL/GAL i wiedzieli jak się tego używa, czego im zazdrościłem (po latach przydało się, bo mi po koleżeńsku programowali GAL-a do Amigi). W każdym razie później też zazdrośnie strzegli tego, na czym zarabiali, a ja odwrotnie, nie patrzyłem na to jak na biznes.
-
czyli masz wsad gal-a do przeróbki na 128k czy go nie masz?
-
Przerysowałem ten schemat w KiCad-zie.
Ale pewne etykiety i wyprowadzenia sygnałów są dla mnie nieczytelne.
-
Na moje oko tak to wygląda.
-
Dzięki :)
Bo ja tam nic odczytać nie mogłem.
Co młode oczy, to młode oczy :)
-
Poddaje się ze przeróbką wewnętrzną Timexa na 128K. Niby wszystko rozumiem, całą jego istotę działania, dwustopniową multipleksację adresów, sposób podpięcia pod płytę Timexa, oraz co i gdzie trzeba odciąć. Adresy są przełączane jak powinny, a całe 128K przechodzi testy pamięci tj. 8 banków po 8K od 0xC000, przełączanie tych banków, drugi obraz. ALE SLCD nie trafia poprawnie pod adresy z odczytem pamięci obrazu (danych i atrybutów) i na ekranie mam śmietnik. Zrobiłem trzy podejścia, dwa z CPLD (XC9572XL i EPM7128S) oraz jedno na piechotę na układach dyskretnych. Wszystkie działają tak samo, to znaczy tak samo nie działają.
Ale od początku, mam płytę TC2048 wydanie 5, na której uszkodzony jest obwód generowania kolorów przez MC1377, płyta jest w stanie średnim, siedzi w niej zamiennik SCLD na Alterze, więc idealna do grzebania. Wymieniłem górny RAM na dwa układy 4464, dodałem bramkę diodowo-rezystorową do lini /CAS1 i /CAS2. Komputer ruszył jak powinien, bo to żadna ingerencja w jego zasadę działania.
Następnie w po U10 i U11 podpiąłem się z zewnętrzną logiką. Zmieniłem multipleksację MA0 i MA7, aby uwzględniała nowe linie adresowe (w tym przypadku M14 i M15 z zewnętrznego modułu), odciąłem SCLD od lini A15, MA0' i MA7'. Do SCLD podłączyłem linię ULAA15 uwzględniającą przełączanie banków pamięci obrazu. Do dolnego RAMu podłączyłem MA0' i MA7' z zewnętrznej logiki, a ROM0 do nogi A14 EPROMa 27C256. Do modułu logiki 128K podłączyłem /TS i /RAS (dolnego RAMu) oraz wszystkie inne sygnały (A1, A14, A15, D0-D5, /IORQ, /M1 i /WR). Komputer startuje z takim samym śmietnikiem na ekranie niezależnie od tego czy w dolnym RAMie są układy 4416-150ns, czy 4464-100ns.
To samo zrobiłem w płycie TC2068 z oryginalnym SCLD i efekty są identyczne. W implementacji CPLD przerobiłem chyba wszystkie kombinacje przełączania linii adresowych do generowania MA0' i MA7' oraz co tylko wpadło mi do głowy. Multipeksacja w CPLD zajmuje 15ns, a na TTLach prawie 35ns, ale nie ma znaczenia. No i mi skończyły się pomysły, co jest nie tak.
Dla zainteresowanych mój schemat w załączniku.