ZX Max 128

[trojacek]

Nie mam ZX Max 128, ale mam pewną teorię
Dodanie do Altery obsługi portu mapowania pamięci #7FFD zapoczątkowało problemy z wyświetlaniem czystego obrazu, na co remedium okazało się dodanie zewnętrznego rejestru portu 74xx174 (czyli dokładnie, jak w toastracku i szaraku, gdzie '174 znajduje się poza ULA), "chwytającego" dane wprost z CPU, czyli niezależnie od cyklu wyświetlania obrazu.
W 128K i szarym +2, wszystkie parzyste porty są contended, czyli jak w 48K.
Porty #xxFD (przełączanie RAM, ROM, obsługa AY) są nieparzyste, ale też są contended.
Podejrzewam, że błędem implementacyjnym wkładów 128K do Altery jest zrobienie portów #xxFD jako not contended. W takim przypadku kolizja dostępu do portu #7FFD (który jest zaimplementowany w Alterze) z cyklem odczytu pamięci ekranu wygeneruje jakąś niepożądaną wartość do zapisu w porcie, na dodatek mogą się wyświetlić jakieś śmieci.

Jeśli demo korzysta z wartości odczytywanych z portu AY do zrobienia np. VU-metra i dostanie jakąś wartość spoza zakresu, to pewnie może się zwiesić. Choć raczej w losowych momentach, albo na samym początku próby wyświetlenia wskaźników.
- sam AY jest widoczny jako rejestry niezależne od Altery, więc moje rozumowanie odnośnie potencjalnego wieszania się dem było nieprawidłowe. Myślę dalej

[KWF]

Dekoder AYka w implementacji dla ZX Maxa (48K i 1280K) zawiera sygnały: A15, A14, A1, A0, /IORQ i /WR. Czyli brak odczytu z portu AYka.

[trojacek]

Tym gorzej!
Prawdę mówiąc nie rozumiem, po co dłubać coś, co nie jest zgodne z oryginałem. Strata czasu i nerwów, gdy coś nie działa jak powinno.

[KWF]

Masz wiedzę, to zamiast peplac po próżnicy i marnować czas na bezsensowne komentarze, napisz dekoder AYka w Verilogu, a dokleje ten "ulepszony" kawałek do tej implementacji.

[trojacek]

Nie znam Veriloga, mogę Ci jedynie schemat narysować.

[KWF]

Schemat mogę sobie narysować sam A nawet przepuścić go przez symulator układów logicznych . A grzebać w Verilogu nie chce mi się i już.

[skoti]

Czyli nie ma szansy na jakiś fix do tego ? Mam już gotową płytę

[KWF]

Szansa jest, ale z moje strony czasu brak na grzebianie w kodzie Veriloga w tym projekcie.

Jeśli ktoś nudzi się i napisze dekoder AYka (z obsługą odczytu i zapisu) w Verilogu, dokleję do reszty, przekompiluję i wrzucę "na pożacie".

[trojacek]

To może wrzuć chociaż istniejący fragment kodu obsługi AY?

[KWF]

Kod: [Zaznacz]

// AY interfacing
assign bdir = (a[15] && aa[1:0]==2'b01 && !iorq_n && !wr_n)? 1'b1 : 1'b0;
assign bc1 = (a[15] && aa[1:0]==2'b01 && a[14] && !iorq_n)? 1'b1 : 1'b0; 

A15, A14, A1 i A0 (wektor aa[1:0]) są brane bezpośrednio z linii adresowej procesora.

[trojacek]

Super, dzięki!
Tak na pierwszy rzut oka, to odczyt z AY powinien działać. Co prawda /RD nie jest uwzględniony, ale wystawienie /IORQ bez aktywnego /WR spowoduje, że bdir = 0 oraz bc1 = 1, a dokładnie o to właśnie chodzi.

[skoti]

Niestety programowanie CPLD to dla mnie czarna magia. Fajnie gdyby udało się to poprawić. Maszyna byłaby gotowa

[KWF]

 Fajne:) Xilinx i dwie Altery (albo jedna Altera i jeden Atmel) na jednej plycie? W tym roku obrodzilo w uklady CPLD

A co siedzi w tym malym CPLD obok ukladow Yamahy? Czyzby kontrola TS?

[silenter]

dokładnie - to jest sterowanie   TSFMem

[trojacek]

Czyli Atmel ATF150x pewnie.
Niezła menażeria, każdy CPLD z innej stajni